Co je sekvenční logika?

Sekvenční logika (SL) v teorii digitálních obvodů je soubor pravidel a implementací obvodů, které se spoléhají na současné a minulé události logických stavů a přechodů, aby se určily současné logické stavy.Znalost kombinační logiky (CL), sady pravidel a implementace obvodů, které se spoléhají na skutečné logické úrovně, odhaluje klíčové body v sekvenční logice.Logické úrovně pro binární výpočetní techniky obvykle odkazují na vysoké nebo nízké.V pozitivní logice je 1 vysoká a 0 je nízká.Logické obvody jsou tvořeny bránami, které mohou mít jeden nebo více vstupů a obvykle pouze jeden výstup.Výstup vyrovnávací paměti je vždy stejný jako vstup, ale výstup střídače není vždy vstupem.Mezi další brány použité v CL patří AND AND AND AND BATE, NAND BATE a NOR Gate.Brána vydává 1, pouze pokud jsou oba vstupy 1. Brána NAND a NOR jsou, respektive, AND AND AND BATE, každá s střídačem na výstupu.Na základě předchozích úrovní výstupu a aktuálních vstupních úrovních.Západky jsou obvykle postaveny pomocí dvou partnerských bran, které jsou buď dva NAND nebo NOR BATES.Brány těchto západků nebo žabky jsou uzamčeny do jednoho ze dvou států výstupy brány, které jsou přiváděny zpět ke vstupu partnerské brány.Změnou úrovní na volných vstupních vstupech bran je dosaženo obrácení úrovně logiky.Sekvenční logická analýza zahrnuje jak pozorování počátečních úrovní výstupu, tak pozorování změny výstupních úrovní na základě změny vstupních úrovní

V binárních čítačích je v vstupu hodin pro každou binární číslici (bit) západku.Čítače obvykle používají detekci pozitivního okraje pro normální počítání.Například 8bitový čítač používá 8bitová západka.Když je trochu z méně významné bit (LSB) západky vyrobena tak, aby hodila významnější bit (MSB), je známá jako asynchronční čítač.V async se navzájem zachycují v mírně odlišných časech, zatímco synchronní (synchronizační) logická hodina všech západků současně.Async čítač bude trpět maximálním celkovým zpožděním zvlnění rovnající se jednomu zpoždění zvlnění západky vynásobené počtem bitů v pultu.V logice synchronizace jsou bitové západky v digitálním čítači taktovány současně, takže celkové zpoždění zvlnění se rovná zpoždění jedné západky pro libovolný počet bitů v pultu.