Hva er sekvensiell logikk?

Sekvensiell logikk (SL) i digital kretsteori er settet med regler og implementeringer av kretsløp som er avhengige av gjeldende og tidligere hendelser i logiske tilstander og overganger for å bestemme nåværende logiske tilstander.Når vi vet om kombinasjonslogikk (CL), avslører settet med regler og implementering av kretsløp som er avhengige av de faktiske logikknivåene, nøkkelpunktene i sekvensiell logikk.Logiske nivåer for binær databehandling refererer vanligvis til høye eller lave.I positiv logikk er 1 høy og 0 er lav.Logiske kretsløp består av porter som kan ha en eller flere innganger og vanligvis bare en utgang.

En enkel CL -port er kjent som bufferen og omformeren eller ikke gate.Bufferutgangen er alltid den samme som inngangen, men omformerutgangen er alltid ikke inngangen.Andre porter som brukes i CL inkluderer og gate, NAND GATE og NOR GATE.Og portutgangene a 1 bare hvis begge inngangene er 1. NAND -porten og NOR -porten er henholdsvis en og gate og en eller gate, hver med en omformer ved utgangen.

Sekvensiell logikk bruker sperrer som låser utgangsnivåenebasert på tidligere utgangsnivåer og nåværende inngangsnivåer.Låser er vanligvis bygget med to partnerporter, som enten er to NAND- eller eller porter.Portene til disse sperrene, eller flip-flops, er låst i en av to stater av portutgangene som blir matet tilbake til inngangen til partnerporten.Ved å endre nivåene på de frie inngangene til portene, oppnås en reversering av logikknivået.Sekvensiell logikkanalyse innebærer både å observere de opprinnelige utgangsnivåene og observere endringen i utgangsnivåer basert på endringen i inngangsnivåer.

I binære tellere er det kantdeteksjonskretser i klokkeinngangen for hver binær siffer (bit) -lås.Tellere bruker vanligvis en positiv kantedetekt for normal opptelling.For eksempel bruker en 8-biters teller 8-biters sperrer.

Sekvensiell logikk benytter seg av kaskaderte bitlåser for å produsere en asynkron (async) digital teller.Når det er litt fra den mindre signifikante bit (LSB) -låsen er laget for å klokke den mer betydningsfulle biten (MSB), er den kjent som en async-teller.I async, klemmer sperrer hverandre på litt forskjellige tidspunkter, mens synkron (synkroniserings) logikk klokker alle sperrer samtidig.ASYNC -telleren vil lide en maksimal total krusningsforsinkelse som tilsvarer en sperre -krusningsforsinkelse multiplisert med antall biter i telleren.I synkroniseringslogikk blir bitlåsene i en digital teller klokket samtidig, og dermed er den totale krusningsforsinkelsen lik en sperre -krusningsforsinkelse for et hvilket som helst antall biter i telleren.