Apa itu verifikasi formal?

Sering digunakan dalam pengujian sirkuit komputer dan perangkat lunak, verifikasi formal adalah ketika fungsi sistem ini dianalisis menggunakan rumus matematika.Dalam kasus pengembangan perangkat lunak, proses ini biasanya digunakan untuk menunjukkan apakah program berfungsi dengan baik, berdasarkan model yang telah ditentukan.Terkadang model teoritis terbukti tidak memuaskan.Selain kode sumber perangkat lunak, verifikasi formal dapat digunakan dalam mengembangkan sirkuit kombinasional, yang digunakan untuk melakukan perhitungan di komputer, serta memori komputer.Pendekatan yang berbeda termasuk verifikasi setelah fakta, verifikasi dalam paralel, dan verifikasi terintegrasi selain berbagai metode.

Prosedur matematika untuk perhitungan, yang disebut algoritma, digunakan dalam verifikasi formal untuk menguji fungsi produk pada setiap tahap pengembangan.Pengembang perangkat lunak dapat menemukan kesalahan atau bug di kedua kode sumber dan model yang digunakan untuk membangunnya di tempat pertama.Terkadang perubahan mendasar dalam bagaimana kode sedang ditulis dapat dibuat sebelum kesalahan desain mempengaruhi hasil akhir.Langkah verifikasi umumnya membantu menentukan apakah produk melakukan apa yang dimaksudkan untuk dilakukan, dan memenuhi spesifikasi aplikasi itu untuk.

Verifikasi formal dapat terjadi ketika suatu produk selesai, yang disebut verifikasi setelah fakta.Metode standar, yang digunakan di seluruh proses desain dan pengembangan, tidak dianalisis sampai sistem selesai.Menemukan kesalahan serius pada tahap ini sering menyebabkan revisi yang mahal dan memakan waktu.Pengembangan dan verifikasi juga dapat dilakukan oleh dua tim terpisah untuk verifikasi secara paralel.Melalui komunikasi antar, pengembang dapat fokus pada tugas -tugas independen selama seluruh proses desain.

Verifikasi terintegrasi adalah ketika satu tim melakukan pengembangan dan penilaian yang diperlukan.Konsep matematika yang kompleks sering digunakan untuk memverifikasi kemampuan produk di sepanjang jalan.Metode verifikasi formal bervariasi di antara proyek tetapi yang sering digunakan adalah pemeriksaan model.Model perangkat keras atau perangkat lunak terdiri dari berbagai properti yang diinginkan oleh desainer dalam produk jadi.Model dan sistem dapat diperiksa secara berkala untuk melihat apakah properti cocok.

Teknik lain dalam verifikasi formal melibatkan penggunaan rumus matematika dan logika untuk mewakili sistem dan propertinya.Aturan yang didefinisikan dalam sistem formal umumnya ditemukan dalam logika.Kedua teknik ini menggunakan berbagai cara untuk menentukan apakah spesifikasi tertentu dari suatu produk dipenuhi.Pengembang dapat menggunakan berbagai jenis perangkat lunak dalam proses verifikasi formal, masing -masing disesuaikan dengan sistem atau bahasa pemrograman tertentu.